HPS · CHUỖI KIẾN THỨC KẾT NỐI · BÀI 22
Pixel Clock là gì? Vì sao độ phân giải và Hz chưa nói hết băng thông?
Tính pixel clock từ video timing, blanking và phân biệt với tốc độ link TMDS/FRL.
Pixel Clock (xung nhịp điểm ảnh) là thông số quan trọng để hiểu cách một thiết bị xuất tín hiệu hình, đặc biệt khi đọc EDID, bảng video timing hoặc thông số HDMI/DisplayPort. Hai chế độ cùng ghi “1920 × 1080 @ 60Hz” vẫn có thể dùng timing khác nhau, nên không thể luôn lấy số pixel đang nhìn thấy nhân Hz rồi gọi đó là pixel clock. Đây là điểm dễ nhầm khi so băng thông cáp hoặc cổng xuất hình.
Pixel Clock = Htotal × Vtotal × tần số khung hình
Htotal/Vtotal gồm vùng ảnh đang hiển thị và khoảng blanking/timing. Công thức mô tả pixel timing, không trực tiếp là tốc độ truyền TMDS/FRL của mọi giao diện.
Đây là ví dụ CTA timing phổ biến, không có nghĩa mọi chế độ 1080p60 hay 4K60 có cùng timing/Pixel Clock.
1. Pixel Clock là gì? Khác với tốc độ làm mới như thế nào?
Pixel Clock biểu thị nhịp pixel của một tín hiệu quét raster. Có thể xem nó là số vị trí pixel trong toàn bộ timing khung hình được xử lý mỗi giây đối với một cấu hình truyền/đọc pixel tuần tự phù hợp. Đơn vị thường là MHz (triệu chu kỳ/giây). Nó không phải Hz của màn hình: 60Hz nghĩa là 60 lần quét khung hình mỗi giây, còn pixel clock đếm nhịp vị trí pixel trong các hàng/cột của từng khung.
Với timing video phổ biến, số vị trí theo mỗi dòng thường lớn hơn số pixel đang hiển thị, và số dòng theo mỗi khung cũng lớn hơn số dòng ảnh. Những phần dư đó tạo ra các khoảng blanking để xác lập cấu trúc đồng bộ; tùy chuẩn, cách triển khai và tốc độ cao, cơ chế xử lý/thời gian có thể phức tạp hơn mô hình truyền thống.
2. Active Pixels và Blanking khác nhau thế nào?
Active Pixels là vùng tạo hình ảnh người dùng nhìn thấy, ví dụ 1920 × 1080. Horizontal Total (Htotal) bao gồm vùng ngang nhìn thấy cộng vùng đồng bộ/blanking ngang. Vertical Total (Vtotal) bao gồm chiều cao vùng ảnh và blanking dọc.
Ví dụ trong một timing 1080p60 kiểu CTA phổ biến, mỗi dòng có tổng 2200 vị trí pixel, mỗi khung gồm tổng 1125 dòng. Vì vậy, pixel clock của timing này là 2200 × 1125 × 60 = 148.500.000 Hz = 148,5MHz. Nếu chỉ lấy 1920 × 1080 × 60 thì kết quả chỉ khoảng 124,42 triệu pixel đang hiển thị/giây, chưa tính các vùng blanking.
3. Hai ví dụ timing: 1080p60 và 4K UHD60
| Chế độ timing minh họa | Active | Tổng ngang × tổng dọc | Pixel Clock |
|---|---|---|---|
| 1080p60 CTA thông dụng | 1920 × 1080 | 2200 × 1125 × 60 | 148,5MHz |
| 4K UHD60 CTA thông dụng | 3840 × 2160 | 4400 × 2250 × 60 | 594MHz |
Các giá trị này là ví dụ thuộc kiểu timing cụ thể, được sử dụng phổ biến trong hệ HDMI/AV. Không được biến chúng thành quy tắc “mọi 1080p60 là 148,5MHz” hoặc “mọi 4K60 là 594MHz”. Thiết bị PC có thể dùng CVT/Reduced Blanking hoặc các timing khác, làm thay đổi Htotal/Vtotal và pixel clock dù độ phân giải/Hz hiển thị giống nhau.
Intel trong tài liệu kỹ thuật video dùng những con số 148,5MHz cho 1080p60 và 594MHz cho 4K UHD60 như các mốc điển hình; Analog Devices cũng có các hướng dẫn timing 1080p60 với Htotal/Vtotal và pixel clock tương ứng.
4. Vì sao Pixel Clock quan trọng đối với băng thông?
Nếu pixel clock tăng và dữ liệu trên mỗi pixel/timing giữ nguyên, lượng dữ liệu cần xử lý/truyền thường tăng. Nhưng Pixel Clock không đồng nghĩa tốc độ bit vật lý: còn phải xét số bit mỗi thành phần màu, lấy mẫu màu, mã hóa, hình thức đóng gói và giao thức (TMDS, FRL, DisplayPort…).
Trong TMDS RGB 8-bit của một timing 4K UHD60 thông dụng, mỗi kênh mang 10 bit tín hiệu mã hóa cho 8 bit dữ liệu màu và có ba kênh dữ liệu TMDS. Cách minh họa sơ bộ mức tín hiệu tổng là:
Đây là phép tính TMDS RGB 8-bit trong cấu hình cụ thể, không được áp dụng nguyên xi cho FRL, DSC, 4:2:2 hoặc mọi kiểu YCbCr. Intel cho biết TMDS sử dụng cơ chế mã hóa 8-bit thành 10-bit và HDMI 2.1 dùng FRL với các làn dữ liệu khác, nên công thức phải đổi theo cơ chế truyền.
5. Pixel Clock với 10-bit và 12-bit thay đổi ra sao?
Độ phân giải/Hz và timing có thể giữ nguyên pixel clock về mặt nhịp xử lý ảnh, nhưng mức truyền TMDS cần thiết tăng theo độ sâu màu. Trong một số cấu hình TMDS, nhịp TMDS character có thể thay đổi so với pixel clock để mang dữ liệu 10/12-bit. Không vì thấy cùng 594MHz mà kết luận RGB 8-bit và RGB 12-bit cần băng thông giống nhau.
Ví dụ 4K UHD60 RGB 10-bit có dữ liệu màu trên mỗi pixel lớn hơn 8-bit 25%. Nếu đường truyền giới hạn ở mức 18Gbps TMDS, hệ thống không thể tùy ý giữ RGB 4:4:4 10-bit theo timing ví dụ rồi coi như không có thêm overhead. Giải pháp thực tế có thể là chuyển YCbCr phù hợp, dùng FRL, thay mode, hoặc thiết bị có cơ chế nén tương thích.
6. 59,94Hz và 60Hz có khác nhau không?
Có. Một số video timing dùng tốc độ khung gần 59,94Hz (chính xác thường biểu diễn là 60 × 1000/1001), khác 60Hz tròn. Với cùng Htotal/Vtotal, pixel clock theo timing tương ứng cũng thay đổi tỷ lệ. Trong ví dụ 1080p60 ở 148,5MHz, phiên bản 59,94Hz sẽ gần 148,352MHz. Chênh lệch này nhỏ nhưng quan trọng trong đồng bộ AV, máy quay, đầu ghi và hệ phát sóng.
Đừng gọi 59,94Hz là “màn hình lỗi 60Hz”; đó thường là mode chuẩn được thiết bị thương lượng. Để biết mode nào đang hoạt động phải đọc danh sách timing thực tế hoặc thông số đầu vào, không đoán từ tên rút gọn “60Hz”.
7. EDID có liên quan Pixel Clock như thế nào?
EDID giúp nguồn phát biết các timing, độ phân giải và đặc điểm mà màn hình có thể nhận. Một số Detailed Timing Descriptor có trường Pixel Clock; nguồn dùng thông tin này cùng dữ liệu timing khác để chọn mode thích hợp. Nếu Switch/KVM/EDID emulator báo bảng mode khác, nguồn có thể không đưa ra cấu hình người dùng muốn.
Việc can thiệp EDID cần đúng thiết bị và giới hạn điện/tín hiệu. Sửa EDID để hiển thị 4K120 trên danh sách Windows không biến cổng hoặc bộ xử lý 4K60 thành phần cứng 4K120. Không xem một giá trị Pixel Clock trong EDID là bằng chứng đủ cho HDR10, VRR, HDCP, DSC hay toàn bộ băng thông.
8. Pixel Clock có quyết định giới hạn 4K120 qua KVM/Matrix không?
Pixel Clock giúp giải thích một phần yêu cầu của timing, nhưng giới hạn thiết bị HDMI vẫn phải xem toàn bộ mode được hỗ trợ. Một số bộ xử lý có giới hạn pixel clock ở đầu vào hoặc đường xử lý, nhưng thiết bị FRL/DSC hiện đại còn có các thông số lane-rate, coding, DSC và xử lý riêng. Mốc pixel clock chỉ có ý nghĩa khi gắn với chuẩn timing và dạng tín hiệu mà datasheet mô tả.
Trong HPS, nếu manual một model ghi “max pixel clock = … MHz”, đó là một đầu mục xác minh. Không lấy duy nhất dòng ấy để quảng cáo “tương đương 4K120 RGB 10-bit HDR” nếu thiếu bảng timing, chroma, bit depth và HDCP tương ứng.
9. Cách kiểm tra khi mất hình ở mode tùy chỉnh
- Xác định timing hiện dùng là CTA, CVT, CVT-RB hoặc timing NSX tùy chỉnh, không chỉ ghi 1080p/4K.
- Ghi Hactive, Vactive, Htotal, Vtotal và refresh thực; tính sơ bộ pixel clock cho progressive timing phù hợp.
- Kiểm tra đường xuất HDMI/DP, tín hiệu màu RGB/YCbCr và bit depth; đọc giới hạn của nguồn và màn hình.
- Thử mode chuẩn có trong EDID trước; tránh ép custom timing vượt dải được NSX hỗ trợ.
- Nếu nối qua Switch/KVM, kiểm tra trực tiếp trước để xác định lỗi do đường trung gian hay không.
- Phân biệt lỗi timing/pixel clock với lỗi HDCP, HDR, dây cáp hoặc nguồn điện; các nhóm lỗi có thể biểu hiện giống nhau.
Câu hỏi thường gặp
Vì sao lấy 1920 × 1080 × 60 không ra 148,5MHz?
Vì phép nhân đó chỉ đếm pixel đang hiển thị mỗi giây. Timing CTA 1080p60 thông dụng còn bao gồm blanking: 2200 × 1125 × 60 = 148,5MHz.
Cứ 4K60 là pixel clock 594MHz?
Không. Đó là một timing CTA phổ biến. Một số timing khác có tổng điểm ảnh/dòng khác, nhất là Reduced Blanking, nên pixel clock có thể khác.
Pixel Clock có phải tốc độ cáp HDMI không?
Không. Pixel clock đo nhịp pixel của video timing; tốc độ bit TMDS/FRL còn phụ thuộc số kênh/làn, cách mã hóa, màu và cấu hình liên kết.
59,94Hz có kém hơn 60Hz không?
Chênh lệch này thường gắn với loại timing/video, không phải chỉ dấu thiết bị kém chất lượng. Cần dùng đúng mode nguồn và màn hình hỗ trợ.
Kết luận
Pixel Clock là chìa khóa để đọc video timing, đặc biệt trong EDID, thiết bị phát và bộ xử lý AV. Để chọn cáp/adapter/Switch phù hợp, hãy đi từ active pixels → timing totals → pixel clock → bit depth/chroma → khả năng link cụ thể, không dừng lại ở tên độ phân giải.
Đọc tiếp trên HPS
- EDID là gì? HDMI nhận độ phân giải và âm thanh như thế nào?
- DDC và HPD là gì? Kênh dữ liệu và tín hiệu phát hiện kết nối phía sau HDMI
- Băng thông là gì? Vì sao 4K120Hz, HDR và màu 10-bit cần đường truyền cao hơn?
- TMDS và FRL khác nhau thế nào trên HDMI?
Nguồn tham khảo kỹ thuật
- Intel — White Paper: FPGAs for Live Video Production — mốc 148,5MHz / 594MHz.
- Intel — HDMI Overview — pixel clock, TMDS 8b/10b và FRL.
- Analog Devices EngineerZone — ADV7611 HDMI Clock Measurement — tính 2200 × 1125 × 60.
- Intel — Arria 10 UHD Scaler and Mixer Design Example — bảng timing 4K60 thông thường so với CVT Reduced Blanking.